顧客がRaadsを円滑に利用するための設計環境（EDA環境、計算資源、ライセンスなど）の構築、運用、および技術サポートを担当します。
AI/ML機能を含む Raadsのインテグレーション、ユーザーマニュアル作成、トレーニング、および顧客からの問い合わせへの対応を通じて、設計環境の安定稼働と利用促進を担います。

Pre-RTL/RTL段階（アーキテクチャ設計、論理設計、検証、High-Level Synthesisなど）において、AI/ML技術を導入・活用するための環境構築、アルゴリズム開発、およびツールチェインのインテグレーションを担当します。
具体的には、設計探索の自動化、RTL品質向上、早期の性能・電力予測などに繋がるAI/MLソリューションの開発・検証を行います。

RTLからGDSIIに至るフィジカル設計フロー（論理合成、配置配線、タイミング解析、DRC/LVS検証など）において、AI/ML技術を導入・活用するための環境構築、アルゴリズム開発、およびツールチェインのインテグレーションを担当します。
具体的には、設計最適化、検証の高速化・自動化に繋がるAI/MLソリューションの開発・検証を行います。

Rapidus千歳工場における水処理設備（純水製造、排水処理、再利用設備等）の運用・改善・保全業務を担当いただきます。
建設フェーズから量産フェーズへの移行に伴い、安定稼働と効率的な設備管理を実現するための技術支援を行っていただきます。
現在IIM-1を建設中ですが、今後更にIIM-2,3,4を建設予定のため、継続的に業務が発生します。

・超純水製造設備の運転管理・性能維持・改善活動
・排水処理設備の運用・水質管理・法令対応（排水基準、環境報告等）
・回収・再利用設備の技術評価・効率改善
・設備トラブルの原因分析・対策立案・再発防止活動
・EPC業者・保守業者との技術折衝・契約管理
・製造・環境安全部門との連携による設備改善提案

Rapidus千歳工場の建設プロジェクトにおいて、水処理設備（超純水製造、排水処理、再利用設備等）の設計・施工・立ち上げ業務を担当いただきます。
環境対応と安定稼働を両立するインフラ構築を、社内外の関係者と連携しながら推進していただきます。
現在IIM-1を建設中ですが、今後更にIIM-2,3,4を建設予定のため、継続的に業務が発生します。

・半導体工場における水処理設備（超純水、排水、回収・再利用）の設計・仕様検討
・EPC業者・施工会社との技術折衝・進捗管理
・工事計画の立案・施工管理・安全管理支援
・設備導入に伴う試運転・性能確認・立ち上げ支援
・環境法規・排水基準への対応と社内報告体制の整備
・社内関係部門（製造、施設、環境安全、品質など）との調整
・NEDO等の外部機関への技術報告支援（必要に応じて）

Rapidus千歳工場（IIM）の建設プロジェクトにおいて、機械設備（ユーティリティ・製造支援設備）の設計・施工・立ち上げ業務を担当いただきます。
現在IIM-1を建設中ですが、今後更にIIM-2,3,4を建設予定のため、継続的に業務が発生します。

・半導体工場における機械設備（空調、熱源、コンプレッサー等）の設計・仕様検討
・EPC業者・施工会社との技術折衝・進捗管理
・工事計画の立案・施工管理・安全管理支援
・設備導入に伴う試運転・性能確認・立ち上げ支援
・社内関係部門（製造、施設、環境安全、品質など）との調整
・NEDO等の外部機関への技術報告支援（必要に応じて）

半導体製造装置をコンピュータシステムで管理・制御するための条件決めを行い、先端半導体の生産性や品質向上に貢献する運用業務を担当いただきます。
基礎的な統計解析技術を業務を通じて学ぶことで、半導体プロセスの数理ノウハウを身に付けることができます。またコンピュータエンジニアでありながら、設備エンジニアとも協業し先端半導体製造設備の知識も身に着けていただきます。

半導体製造装置をコンピュータシステムで管理・制御するための条件決めを行い、先端半導体の生産性や品質向上に貢献する運用業務を担当いただきます。
統計解析技術を活かしながら、半導体プロセスの数理ノウハウを身に付けることができます。

当社の調達業務全般の管理業務をマネージャーもしくは担当として以下業務を担当していただきます。
・取引先管理（信用調査、口座開設、BCP等）
・コンプライアンス管理
・購買システム管理
・発注/検収/支払い管理
・調達データ管理
・仕様書管理等

再配線(RDL)、チップ実装（ハイブリッドボンディング、フリップチップボンディング、モールド）に関わるプロセス開発
・RDLインターポーザーの製造技術の開発
・パッケージ配線技術の開発、量産立ち上げ
・フリップチップパッケージの開発、量産立ち上げ
・ファンアウト、2.5D, 3D パッケージング技術の開発とその量産立上げ

半導体製造の進化は近年、後工程（パッケージング）が、性能・消費電力・実装密度を左右する重要な技術領域として急速に進化しています。
Rapidusでは、2nm世代以降のロジック半導体に対応する最先端パッケージ技術の開発に取り組んでおり、従来の「チップを守る」役割から、「チップ性能を最大化する」戦略的な技術へと位置づけています。

チップレット化・3D積層による高密度実装と高性能化、TSV（Through-Silicon Via）やRDL（Redistribution Layer）を活用した高帯域・低レイテンシ接続、熱設計・信号整合性・材料選定など複合的な技術課題への挑戦、設計と製造の協調最適化（Co-Design）によるシステムレベルの性能向上など、最先端技術の開発における様々なチャレンジがあります。

・全社リスクマネジメント体制の構築・運用、ERM（統合リスクマネジメント）の統括
・リスク管理委員会事務局
・BCM及びBCPの構築、全社統括
・保険組成（工場等の大規模保険）

・AI (Artificial Intelligence) を活用した2nm世代、及びBeyond 2nm技術開発の加速と短サイクルタイム化とそのために必要なデータセットのIA (Information Architecture) の設計・構築
・半導体専門エンジニアとの連携を図り、効果的な技術開発を遂行

技術開発の加速と短サイクルタイム化を目的として半導体技術開発と量産技術に対してデプロイを行いますので、基本的な半導体製造プロセスや計測技術、生産方式の知見を習得していただきます

2nm世代、及びBeyond 2nmの先端ロジック開発におけるTEG設計の全体管理を担当し、チームを率いてTEG設計方針を決め開発を推進

部門内エキスパート及び他部門（デバイス、TCAD、プロセスインテグレーション、ビッグデータ解析、PDK、パッケージング、開発企画）との密な連携を図り、開発を確実に遂行しつつ、技術ロードマップの策定、スケジュール管理、予算管理を行い、プロジェクトを円滑に進行

DTCOやIIMで生成される数々のインラインデータを基にしたData driven learning iterationとの相乗効果を生みながら、より高度な2nm世代、及びBeyond 2nm世代の技術開発基盤を支える創造的TEG設計を指揮していただきます

2nm世代、及びBeyond 2nmの先端ロジック開発におけるTEGレイアウト設計を担っていただきます。
デバイス技術者、プロセスインテグレーション技術者、社内エキスパート（PDK、パッケージング）との連携を図り、効果的な技術開発をリードしていただきます。
半導体TEGレイアウト設計、Kerf設計、Mark設計を主業務とし、より高度な2nm世代、Beyond 2nm世代の技術開発基盤を支える創造的TEG設計に従事していただきます。

◆職務内容
半導体製造に必要な材料の購買業務全般を担当し、サプライヤとの交渉・納期管理・在庫調整などを通じて、安定した供給体制の構築を推進していただきます。
購入数量・金額、在庫数量/金額、担当の材料について常に正しく把握して、発注管理・納期管理を行います。※2027年の量産までは月ごとの発注を自動計算なしで行います

・半導体材料の購買業務（見積取得、価格交渉、発注処理）
・サプライヤとの納期調整・出荷管理・在庫管理
・材料の品質・供給安定性の確認と改善提案
・社内関連部門（製造、品質保証、営業など）との連携
・購買データの分析とレポート作成
・新規サプライヤの開拓・評価
・契約書・取引条件の管理

Location: Albany, NY; Santa Clara, CA; or Tokyo, Japan
Team: Enablement Team ? Technology Development

Job Description
We are seeking a highly motivated and experienced Senior DFT Engineer to join our Enablement Team supporting the development of advanced semiconductor process technologies at the 2nm node and beyond. You will lead the Design-for-Test (DFT) implementation of large-scale test chips that are critical for enabling and validating our next-generation manufacturing processes.
In this role, you will focus on scan insertion, ATPG, memory BIST, and other DFT methodologies, while also supporting yield analysis and EDA tool collaboration to improve design quality and test efficiency. You will work closely with RTL designers, physical design teams, process integration engineers, and EDA partners to ensure robust DFT infrastructure across our global sites.

Responsibilities
? Define and implement DFT architectures for technology development test chips, focusing on scan, boundary scan, and memory BIST.
? Function and timing verification of implemented DFT circuit, evaluate test coverage with DFT simulation (ATPG, BIST, Fault simuation).
? Propose the best test solution with analysis among test coverage, test cost, test time
? Collaborate with design teams to integrate DFT features from RTL through physical implementation.
?
? Develop and validate ATPG and MBIST patterns; support test bring-up and debug on silicon.
? Analyze test data from silicon to identify systematic issues and improve process yield.
? Engage with EDA vendors to evaluate and improve DFT tools and methodologies for advanced nodes.
? Document best practices and contribute to the enablement of scalable DFT flows across future technology nodes.
? Support cross-functional teams spanning design, process, product engineering, and reliability.

【Essential Responsibilities 】
Design and PDK department, known as the Enablement team, is a crucial pillar in Rapidus to deliver process design kit (PDK) to external customers to enable their turn-key product design to the market. In the Enablement team, the PDK group will directly enable circuit design on Rapidus’s innovative technologies.
As a member of the Enablement team, you will be at the forefront of co-optimizing Rapidus's industry leading edge process technology which allows customers with diverse design needs to enable products for artificial intelligence (AI) applications. The PDK group is responsible for the development, maintenance, delivery and support of PDKs used by external customers and internal designers.
This position involves developing and maintaining software for various PDK components such as DRC, LVS and RC Extraction using industry standard EDA tools.

【Other Responsibilities】
・ Develop, maintain and improve Rapidus PDK and PDK-QA flows.
・ Create PDK related documentation.
・ Support for external and internal customer’s PDK related questions.
・ Work with EDA/IP vendors and Rapidus technology development team for continuous PDK improvement.


The candidate should also exhibit the following behavioral traits and/or skills:
・ Analytical problem solving and troubleshooting skills.
・ Written and oral communication skills
・ Teamwork and collaboration skills
・ Self-motivated and driven achievement both on-site and off-site work.

以下の業務を担当していただきます。
（適性に合わせて、具体的な業務範囲・内容を調整します。）

半導体開発のためのシステムの設計・構築・運用を行っていただきます。
・開発部門エンジニアの意見を取りまとめ
・セキュリティを考慮した大規模計算インフラ（サーバ・ネットワーク）の構築と運用
・設計VDIの運用メンテナンス
・協力会社や関連部門との折衝

Design and PDK department, as known as Enablement team, is a crucial pillar in Rapidus to deliver process design kit (PDK) to external customers to enable their turn-key product design to the market. Compact modeling team will directly enable circuit design simulations on Rapidus’s innovative technologies.

As a member of Enablement team you will be at the forefront of co-optimizing Rapidus's industry leading edge process technology which allows customers with diverse design needs to enable products for Artificial Intelligence (AI) applications. Compact Modeling Team serves as the design interface with the process development team and works out key design/process interactions for all new Rapidus processes.

This position involves developing and maintaining software for various device models for spice level simulation to deliver highly accurate representations of silicon performance in a wide variety of circuit design environment while working in a highly interactive team environment with the following responsibilities:
・ Develop and maintain compact/SPICE device model code and equations in industry-standard circuit simulation tools that are supported in Rapidus PDK.
・ Develop and maintain test structures for model parameter extractions, new technology development and Silicon process control monitors.
・ Work closely within technology development and Enablement teams to deliver high quality models.

The candidate should also exhibit the following behavioral traits and/or skills:
・ Analytical problem solving and troubleshooting skills.
・ Written and oral communication skills
・ Teamwork and collaboration skills
・ Self-motivated and driven achievement both on-site and off-site work.

証券会社またはコンサルティングファームにて財務モデルを作成した経験がある方

Rapidus is a leading innovator in semiconductor design and manufacturing. We're dedicated to developing cutting-edge EDA (Electronic Design Automation) flows to achieve efficient and high-quality chip designs. We're currently seeking a talented Chip Implementation EDA Flow Development Engineer to help us elevate our design efficiency and productivity to the next level.

In this pivotal role, you'll be involved in a wide range of activities, from building state-of-the-art sign-off flows for the latest technology nodes to integrating CAD platforms and developing EDA solutions for all kinds of design challenges. You'll work closely with our design teams, leveraging the most advanced EDA tools and methodologies to accelerate our chip development.

Key Responsibilities
As a Chip Implementation EDA Flow Development Engineer, your responsibilities will include:

- Chip Implementation EDA Flow Enablement:
- Sign-Off Flow Development: Develop and optimize sign-off flows for RC extraction, timing analysis, and timing fixing. This ensures the performance and reliability of our chips.
- EDA Platform Development: Develop and maintain our EDA platform for integrating design stages, managing design kits, and overseeing design databases. You'll build an environment where designers can work efficiently.
- General CAD/EDA Development: Develop and improve general EDA tools to resolve all sorts of design issues. This will help eliminate bottlenecks in the design process and boost efficiency.
- Collaborate with design teams to identify flow and tool needs and define requirements.
- Work with EDA vendors to introduce new features and optimize existing tools.
- Provide support for implementing developed flows and tools, offering user assistance and troubleshooting.
- Stay up-to-date with the latest EDA technologies and industry trends, evaluating their applicability to our internal flows.
Create and maintain documentation for developed flows and tools.

apidus is a leading foundry at the forefront of semiconductor innovation, enabling the next generation of integrated circuits. We are seeking a highly skilled and experienced Test Chip Design Engineer to join our team. In this role, you will be responsible for the physical design and PPA (Power, Performance, Area) analysis of cutting-edge test chips, critical for validating and characterizing our advanced process technologies.

You will play a pivotal role in bridging the gap between process development and product design, ensuring our technology offerings meet the demanding requirements of our global customers. This position offers a unique opportunity to work with the latest process nodes and design methodologies, contributing directly to the future of semiconductor manufacturing.

Key Responsibilities
As a Test Chip Design Engineer, your responsibilities will include:
- Test Chip Physical Design and PPA Analysis:
- Backend (BE) Implementation and Related Flow Development: Drive the full backend implementation flow, from chip-level planning and PG (Power/Ground) network design to floorplan, place, CTS (Clock Tree Synthesis), route, power analysis (PDNA sign-off), and comprehensive physical verification.
- Design Methodology and EDA Tool Utility Development: Develop and enhance design methodologies and associated EDA tool utilities specifically for backend implementation. This includes creating solutions for challenges arising from new process technologies and developing utilities to support our customers effectively.
- Technology Benchmark: Conduct detailed technology benchmarking to thoroughly understand and evaluate the PPA characteristics of new process technologies.
- Collaborate closely with process development teams, circuit design teams, and EDA vendors to define and implement robust design flows.
- Analyze and debug complex physical design issues, including timing, power, and physical verification failures.
- Contribute to the continuous improvement of design processes and methodologies.
- Document design specifications, methodologies, and results clearly and concisely.

Rapidus is a leading innovator in cutting-edge digital chip design. We are looking for a talented and experienced Digital Chip Design Engineer to join our team, focusing on Standard Cell Development and Design Technology Co-Optimization (DTCO).

In this role, you will be instrumental in enabling high-performance and low-power digital chips for our next-generation products, by driving the convergence of library design and process technology. You will have the opportunity to work with state-of-the-art technology in a global environment, actively contributing to our advanced product development.

Key Responsibilities:
- Design, evaluate, and optimize standard cell libraries for advanced technology nodes.
- Plan and execute DTCO (Design Technology Co-Optimization) activities, strengthening the collaboration between circuit design and process technology to achieve optimal PPA (Power, Performance, Area) targets.
- Develop and improve custom layout, characterization, and verification flows.
- Design with a keen understanding of design rules, process variations, and reliability requirements.
- Collaborate closely with design teams, process and device development teams, and EDA teams.
- Evaluate and introduce new design methodologies and tools to meet PPA goals.
- Engage in technical discussions and collaborations with IP vendors and EDA venders.
- Document and maintain design data.

半導体製品のDFT（ Design for Testability）設計・開発業務を担当いただきます。
製品の品質向上と歩留まり改善を目的とし、以下の業務を遂行していただきます。

・DFT設計手法の開発およびDFT回路設計
・テスト構造の設計・実装（Scan, BIST, MBISTなど）
・故障診断・解析、歩留まり解析の支援
・EDAベンダーとの技術的な交渉・調整
・テスト仕様の策定および設計フローへの組み込み

2nm、Beyond 2nm 先端ロジック製造、3Dパッケージ製造における、量産プロセス技術に関する業務を担って頂きます。

・分野は、リソ、マスク、ドライエッチ、ウェット処理、金属成膜、絶縁膜成膜、熱処理、イオン注入、ウェハー貼合などのパッケージ
・最先端量産装置の立上、維持管理
・歩留まり改善、コスト削減
・次世代技術の量産移管

Rapidusでは、まだ⽇本で開発されていない2nmのロジック半導体を開発‧製造を行っており、2027年からの量産を予定しております。
今ある技術を次の世代をと継承していくべく、たくさんの第二新卒の方に入社をいただき、長きにわたって活躍をいただきたいと考えております。

【業務内容】
■最先端半導体後⼯程に関わる技術系職種
①半導体パッケージ開発エンジニア
最先端半導体パッケージ(後⼯程)の技術開発
②半導体パッケージ設計エンジニア
最先端半導体パッケージ(後⼯程)の設計

Rapidusでは、まだ⽇本で開発されていない2nmのロジック半導体を開発‧製造を行っており、2027年からの量産を予定しております。
今ある技術を次の世代をと継承していくべく、たくさんの第二新卒の方に入社をいただき、長きにわたって活躍をいただきたいと考えております。

【業務内容】
下記業務の中から、希望や経験に応じてお任せします。
■最先端半導体前⼯程に関わる技術系職種
①プロセスエンジニア
半導体前⼯程のプロセス開発を主にやっていただきます。
洗浄⼯程、成膜⼯程、フォトリソグラフィ、エッチング⼯程などの⼯程において専⾨分野の開発に取り組んでいただきます。
（FEOL/BEOL）

②プロセスインテグレーションエンジニア
プロセス開発の各ユニットをとりまとめ、各ユニットの優位性を理解し、最適な製造⼯程を作り上げる業務です。

③デバイスエンジニア
デバイス開発から評価、解析、信頼性を⾏う業務です。

④設計‧PDKエンジニア
ラピダスのプロセスを使って設計を⾏うための設計環境開発を構築していく業務です。

Rapidus社オフィスや工場（IIM）、データセンター、各拠点を結ぶネットワークおよび、インフラ基盤を構成する各種サーバの運用管理。
・ネットワーク機器の運用及び管理、障害対応、ユーザサポート。管理機器は、L2/L3 Swich/Router/Firewall/IPS/IDS/その他アプライアンス。
・インフラサーバ機器の運用及び管理、障害対応、ユーザサポート。管理対象は、VDIサーバ/Proxyサーバ/バックアップサーバ/Syslogサーバ。
・物理ファシリティの運用及び管理、障害対応、ユーザサポート。管理対象は、ラック/ケーブル/PDU/電源/空調/セキュリティ機器。
・各協力会社のマネージメント
・新規製品・サービスの選定や導入
・運用オペレーションフローの立案、ルール策定、各種ドキュメント作成
・各種トラブルシューティング（不具合調査、協力会社と連携して対応方針の決定）

以下の業務を担当していただきます。

・半導体工場のIT基盤（ネットワーク・サーバー・データセンター等）の監視・運用・保守業務を２４時間３６５日体制で実施する
・勤務形態は交代制になります。
・一次監視・二次監視の委託先との連絡・相談・指示が主な業務になりますが、ネットワーク配線や機器の確認・入れ替え・設定等の業務を含みます。

日本の先端半導体産業を支える当社において、情報セキュリティを“経営・事業戦略の一部”として設計・推進する、情報セキュリティ戦略企画担当を募集します。
以下の業務を担当していただきます。（ご経験・適性に応じて業務範囲は調整します）

・社内情報システムにおけるサイバーセキュリティ／システムリスク管理に関する
全社的な戦略立案・企画・推進
・セキュリティ施策・ロードマップの策定と進捗管理
・セキュリティ関連システム・ソリューションの企画、導入方針策定
・社内ネットワーク・システム全体を俯瞰した対策計画・実行
・利用サービス（クラウド／SaaS等）のセキュリティ対策検討・改善
・新技術・新サービスのセキュリティ評価、導入企画
・SOC／CSIRT／ガバナンス活動を踏まえた施策優先順位付け
・部内の管理業務（予算管理、採用、契約、調達 等）